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lol竞猜官网:本文提供了一个解决方案,可以防止FPGA设计被复制,并确保FPGA设计的安全性,即使捕捉到位流也是如此。此安全性是通过在人事令牌从MAXII设备传输到FPGA之前禁止用户设计功能来构建的。基于SRAM的FPGA是需要外部内存来存储开机时传输的设备数据的部件。传输过程中,可以安装比特流,用于安装其他FPGA。

这种知识产权盗窃损害了设计师的利益。本文提供了一个解决方案,可以防止FPGA设计被复制,并确保FPGA设计的安全性,即使捕捉到位流也是如此。在人事令牌从MAXII设备传输到FPGA之前,禁止用户设计功能,以构建这种安全性。

与MAXII设备一起生成人事令牌的原因是,该设备处于非易失性状态,因此关闭电源时可以保留设备数据。此外,对于这些应用程序,MAXII设备是最经济高效的CPLD。

本文还对使用这种方案的参考设计进行了说明。硬件构建FPGA设计安全解决方案的硬件构建如图1右图所示。

MAXII设备生成发送到FPGA供用户设计的相互人事令牌。FPGA和MAXII设备之间将发送五个信号:clock、shift_ena、random_number、ready和handshaking_data。

一旦安装了FPGA,它就会从MAXII设备获得倒计时钟。将系统操作启动到同时连接到FPGA和MAXII设备的启动/废弃信号的必需位置。FPGA的随机数生成器(RNG)开始为FPGA和MAXII设备生成初始计数值(每次开机或启动/废弃信号位置时,只向MAXII设备发送一次随机数)。

随机数准备就绪后,shift_ena信号将成为高电平,并使用random_number信号将随机数串行移动移动到MAXII设备。随机数全部移动到MAXII设备后,ready信号位置、命令FPGA可以接管MAXII设备的问候语令牌。部署后,FPGA的用户设计功能被禁止,因为Enable信号是逻辑低电平。Enable信号仅在MAXII设备传递的问候语令牌与FPGA内部生成的数据相匹配时,才启动用户设计功能,而不更改位置。

如果这两个数据之间经常发生差异,Enable信号将变为低电平,禁止用户设计功能。在MAXII设备上生成人事令牌和FPGA设备上的数据的方法和步骤是相同的。

没有正确的令牌,将不会使用FPGA设备的用户设计功能。这样,即使捕捉到位流,也可以防止复制用户设计。

图1: FPGA设计安全方案的硬件构建设计建筑模块FPGA的设计安全配置还包括时钟分频器、随机数生成器(RNG)、安全内核、比较器和可靠性部分,MAXII设备的设计安全配置仅包括图1右侧图中的安全内核。FPGA和MAXII设备使用相同的安全内核,如图2右侧所示,由随机数接收器、64位计数器、编码器、位移/复用器组成。

图2: FPGA和MAXII设备的安全内核1、时钟分频器FPGA的时钟分频器在系统时钟中用作生成速度较低的时钟,并为FPGA和MAXII设备提供安全内核。这是因为安全内核不需要在非常低的频率下工作。

特别是在系统运行频率极低的情况下,时钟分频器此后明显出现。否则,如果系统运行频率低,则不能用于分频器。2、每次启动/废弃随机数生成器(RNG)信号位置时,RNG都会生成64位计数器的随机初始值。然后随机数串行移动到FPGA和MAXII设备的安全核心。

参考设计使用32位RNG。3、随机数接收器随机数接收器接收RNG的串行随机数,按照正确的顺序对数据进行排序,并作为初始值发送到64位计数器。4、64位计数器64位计数器用于生成发送到编码器的64位数据。根据X=X A公式扩展的非常简单的加法器。

x是64位初始值,A是计数器减少值,是无效的小数。初始值x来自RNG。在参考设计中,32位由RNG设置,其余32位由用户在设计代码中设置。

A可以由用户在设计代码中设置。计数器输入被发送到编码器对数据进行加密。每当编码器完成对旧数据的加密时,计数器值就会减少。

5、编码器可以使用无法破解的加密标准。参考设计使用三重数据加密标准(3DES)。3DES编码器的输出和输入是64位值,48时钟周期必须完成64位数据加密。:lol竞猜官网。

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